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POLITECNICO DI BARI - Catalogo dei prodotti della Ricerca
This paper describes a readout ASIC prototype designed by CHIPIX65 project, part of RD53, for a pixel detector at HL-LHC. A 64 à 64 matrix of 50 à 50 μ m2pixels is realised. A digital architecture has been developed, with particle efficiency above 99.9% at 3 GHz/cm2pixel rate, 1 MHz trigger rate with 12.5 μ s latency. Two analog front end designs, one synchronous and one asynchronous, are implemented. Charge is measured with 5-bit precision and the analog dead-time is below 1%. IP-blocks (DAC, ADC, BandGap, SER, sLVS-TX/RX) and very front ends are silicon proven, irradiated to 600-800Mrad.
A prototype of a new generation readout ASIC in 65nm CMOS for pixel detectors at HL-LHC / Monteil, E., Pacher, L., Paternò, A., Loddo, F., Demaria, N., Gaioni, L., De Canio, F., Traversi, G., Re, V., Ratti, L., Rivetti, A., Da Rocha Rolo, M., Dellacasa, G., Mazza, G., Marzocca, C., Licciulli, F., Ciciriello, F., Marconi, S., Placidi, P., Magazzù, G., et al.. - In: JOURNAL OF INSTRUMENTATION. - ISSN 1748-0221. - 11:12(2016). [10.1088/1748-0221/11/12/C12044]
A prototype of a new generation readout ASIC in 65nm CMOS for pixel detectors at HL-LHC
This paper describes a readout ASIC prototype designed by CHIPIX65 project, part of RD53, for a pixel detector at HL-LHC. A 64 à 64 matrix of 50 à 50 μ m2pixels is realised. A digital architecture has been developed, with particle efficiency above 99.9% at 3 GHz/cm2pixel rate, 1 MHz trigger rate with 12.5 μ s latency. Two analog front end designs, one synchronous and one asynchronous, are implemented. Charge is measured with 5-bit precision and the analog dead-time is below 1%. IP-blocks (DAC, ADC, BandGap, SER, sLVS-TX/RX) and very front ends are silicon proven, irradiated to 600-800Mrad.
A prototype of a new generation readout ASIC in 65nm CMOS for pixel detectors at HL-LHC / Monteil, E., Pacher, L., Paternò, A., Loddo, F., Demaria, N., Gaioni, L., De Canio, F., Traversi, G., Re, V., Ratti, L., Rivetti, A., Da Rocha Rolo, M., Dellacasa, G., Mazza, G., Marzocca, C., Licciulli, F., Ciciriello, F., Marconi, S., Placidi, P., Magazzù, G., et al.. - In: JOURNAL OF INSTRUMENTATION. - ISSN 1748-0221. - 11:12(2016). [10.1088/1748-0221/11/12/C12044]
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Utilizza questo identificativo per citare o creare un link a questo documento: https://hdl.handle.net/11589/116619
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simulazione ASN
Il report seguente simula gli indicatori relativi alla propria produzione scientifica in relazione alle soglie ASN 2023-2025 del proprio SC/SSD. Si ricorda che il superamento dei valori soglia (almeno 2 su 3) è requisito necessario ma non sufficiente al conseguimento dell'abilitazione. La simulazione si basa sui dati IRIS e sugli indicatori bibliometrici alla data indicata e non tiene conto di eventuali periodi di congedo obbligatorio, che in sede di domanda ASN danno diritto a incrementi percentuali dei valori. La simulazione può differire dall'esito di un’eventuale domanda ASN sia per errori di catalogazione e/o dati mancanti in IRIS, sia per la variabilità dei dati bibliometrici nel tempo. Si consideri che Anvur calcola i valori degli indicatori all'ultima data utile per la presentazione delle domande.
La presente simulazione è stata realizzata sulla base delle specifiche raccolte sul tavolo ER del Focus Group IRIS coordinato dall’Università di Modena e Reggio Emilia e delle regole riportate nel DM 589/2018 e allegata Tabella A. Cineca, l’Università di Modena e Reggio Emilia e il Focus Group IRIS non si assumono alcuna responsabilità in merito all’uso che il diretto interessato o terzi faranno della simulazione. Si specifica inoltre che la simulazione contiene calcoli effettuati con dati e algoritmi di pubblico dominio e deve quindi essere considerata come un mero ausilio al calcolo svolgibile manualmente o con strumenti equivalenti.
