Un nuovo modello elettrotermico di FET in GaAs per il progetto termicamente ottimizzato dei parametri del layout

In this paper a new electrothermal model of GaAs FET for the evaluation of the thermal field in the semiconductor body and for the thermally optimized layout design is presented. The model is easily implementable on a PC and provides reliable results with a reduced computational time. In the presented model both the contribution to the thermal resistance of all the top and bottom layers and the interaction of the channel temperature with the gate current are taken into account. The comparison both with a 3-D finite-difference simulator and experimental data confirms the model accuracy. The CAD tool in which the matematical model is implemented can be used for the layout design since it is able to calculate the optimal spacing between contiguous devices to minimize the mutual thermal coupling and also the optimal number of gate and gate-to-gate spacing of a single power device with a multigate layout. The proposed technique is general and can be applied to silicon as well as to heterojunction devices

Questo lavoro presenta un nuovo modello elettrotermico per dispositivi in GaAs per la determinazione del campo ter- mico all’interno dei dispositivi FET e per il progetto dei principali parametri del layout al fine di minimizzare gli effetti termici. Il modello è di facile implementabilità su PC e fornisce risultati accurati con tempi di calco- lo molto ridotti. Nel modello vengono tenuti in conto sia i contributi alla resistenza termica totale degli strati superiori ed inferiori al die di GaAs, sia l’interazione tra la temperatura di canale e la corrente del dispositivo. I con- fronti fatti, sia con un simulatore basato sul metodo delle differenze finite, sia con dati spe- rimentali, confermano l’accuratezza dei risul- tati ottenuti. Lo strumento CAD realizzato può essere utilizzato per la sintesi del layout es- sendo in grado di calcolare sia la distanza ottimale tra due dispositivi contigui, al fine di minimizzare il mutuo accoppiamento termico, sia i valori ottimali del numero di dita di gate e della spaziatura tra questi in una geometria di layout interdigitata. Inoltre la tecnica pro- posta è del tutto generale e può essere appli- cata sia a dispositivi in Si sia ad eterostruttura